高速时钟线的处理

1、在进行PCB设计时，对时钟线的走线要慎重处理，有以下几点需要注意：一、走线顺序：1.建议先走时钟线，如果时钟线频率大于66MHZ，保证每条过孔数不要超过2个；频率小于66M的时钟线，保证每条夸臾蓠鬏过孔数量不要超过3个；2.长度超过12inch的时钟线，如果频率大于20M，过孔数量不要超过2个；3.如果时钟线有过孔，在过孔相邻的位置，在第二层（GND）和第三层(电源层之间加一个旁路电容)，已确保时钟线换层后，参考层（相邻层）的高频电流的回路连续，旁路电容所在的电源层必须是过孔穿过的电源层，并尽可能地靠近过孔，旁路电容与过孔的间距不要超过300mil，

2、4.所有时钟线原则上不可以穿岛， 4.1跨岛出现在电源岛与电源岛之间，此时时钟线在第四层的背面走线，第三层（电源层）有两个电源岛，且第四层的走线必须跨过这两个岛；

3、 4.2 跨岛出现在电源岛和地岛之间，此时时钟线在第四层的背面走线，第三层（电源层）的一个电源岛中间有一块地岛，且第四层的走线必须跨过这两个岛。

4、4.3 跨岛出现在地岛与地层之间。此时时钟线在第一层走线，第二层(地层)的中间有一块地岛，且第一层的走线必须跨过地岛，相当于地线被中断

5、4.4时钟线下面没有铺铜，若条件限制实在做不到不穿岛，保证频率大于等于66M的时钟线不穿岛，频率小于66M的时钟线若穿岛，必须加一个去耦合电容形成镜像通路。当面临两个过孔和一次穿岛的取舍时，选择穿一次岛；

6、5.时钟线要远离I/O，一侧板边500mil以上，并且不要和I/O并行走线，若实在做不到，时钟线与I/O线间距要大于50m足毂忍珩il；时钟线走在第四层时，时钟线的参考层（电源平面）应尽量为时钟供电的那个电源面上，以其他电源面为参考的时钟越少越好，另外，频率大于66M的时钟线参考平面必须为3.3V的电源平面。

7、6.时钟线打线时线间距要大于25mil；时钟线打线进去时和出去的线应该尽量远；时钟线连接BGA等器件时，若时钟线换层，尽量避免采用G线的走线方式，过孔不要在BGA下面走。

8、7.CLock CHIP上下拉电阻应该尽量靠近CLK CHIP;

9、8.对于全数字信号的PCB，板上有个80MHZ的时钟源，除了采用丝网接地外，为了保证有足够的驱动能力，还应盐淬芪求该采用什么样的电路进行保护？ 确保时钟的驱动能力 ，不应该通过保护实现，一般采用时钟驱动芯片，一般担心时钟驱动能力，是因为多个时钟负载造成，采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点的连接，选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求，（一般时钟为沿有效信号），在计算系统时序时，要算上时钟在驱动芯片内的时延。